低功耗、DFM及高速接口是65纳米设计重点

    近两年，国际上大的半导体公司都推出了65纳米产品，并开始了45纳米/40纳米产品的研发，而国内也已经有五六家企业开始了65纳米的设计。但总体来说，65纳米/40纳米设计目前仍然还是一个新生事物，企业要解决一系列的技术难题。为此，我们邀请FPGA企业、EDA企业、IP企业、芯片制造企业共同探讨新工艺技术的研发关键点。

    Altera技术经理相奇博士：40纳米技术应对高静态功耗和高速I/O挑战

    FPGA（现场可编程门阵列）是遵循摩尔定律发展的半导体产品之一，这些年FPGA从65纳米也推进到40纳米技术节点，而每一个深亚微米技术节点的新工艺开发需要10亿美元。近几年，FPGA的发展趋势包括高密度/高性能以及高速I/O（输入/输出接口）。伴随着FPGA特征尺寸的缩小，在40纳米/65纳米设计上遇到了与130纳米以前不一样的困难，其中主要包括功率管理和高速接口。

    在功耗方面，随着产品逻辑密度和速率的增加，它们的静态功耗和动态功耗都在增加。尤其是静态功耗，在65纳米/40纳米的产品中，由于漏电流增加，它占到总体功耗的1/3，因此，我们对静态功率的管理变得越来越困难。而在高速I/O方面，通信市场，特别是无线通信市场对高速通信的需求越来越多，2008年对速度的要求达到10Gbpos以上。此外，在深亚微米产品的工艺设计上，我们还要同时考虑性能、成本、尺寸等综合因素。

    在40纳米产品的设计中，我们要采取一些特殊的方法来应对上述两个主要挑战。

    在功率管理方面，FPGA在130纳米之前的各节点，每次升级都不需要考虑功耗问题，设计要以获得晶体管升级带来的全部性能为主。但在90纳米之后，这种节点的升级变成受到功耗限制的升级。FPGA的功耗目标是：低功耗的FPGA在0.25W和3W之间，高速FPGA在2W到20W之间。每次升级逻辑单元密度要增加2倍，而功耗保持不变。在这种情况下，解决静态功耗快速攀升的办法主要包括：一是对电路采取不同厚度的氧化层、不同的阈值电压并增加逻辑门长度；二是“用性能来换功耗”。通过基础架构的优化来获得更高的性能，然后通过降低性能来换取较低的功耗。在动态功耗方面，通过采用低介电系数材料来降低电容，从而降低动态功耗。

    此外，Altera还开发出可编程功率管理技术。传统上，所有高性能FPGA都采用高性能架构，每一个逻辑单元都达到最大性能，因此有较大的漏电流。因为不需要将所有逻辑单元都置于高性能状态，只有少量关键通路需要性能最好的逻辑以达到时序要求，可编程功耗技术使FPGA的逻辑架构能够根据某些逻辑通路的要求，在逻辑阵列模块层面上进行编程，少量的关键时序电路采用高速设置，其他的则采用低功耗设置。通过可编程功耗技术，FPGA的静态功耗降低了45%。

    在高速I/O的模拟/射频挑战方面，基于数字工艺的模拟产品遇到了一系列挑战，包括晶体管氧化层厚度很薄，短沟道效应引起模拟电路的增益降低，数字电路采用的应力技术引起模拟电路特性的不一致。但由于数字电路提供了多种器件、不同的氧化层、不同的阈值、不同电压可供优化，而且，采用特殊工艺可以满足模拟电路关键晶体管的性能要求。这些办法使40纳米产品实现了速率高达10Gbps的收发器产品。

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