22纳米制程面临的15大挑战

2009/1/6/09:46 来源：END CHINA

在不久前于美国旧金山举行的国际电子组件会议(IEDM)上，不少有关先进逻辑制程技术的论文发表都着重在32纳米节点，只有IBM等少数公司发表了几篇22纳米技术论文；事实上，不少领先半导体大厂都在进行22纳米制程的研发，究竟在这个领域有哪些技术挑战？

1.成本与负担能力

IC生产所需的研发、制程技术、可制造性设计(DFM)等部分的成本不断飞升，而最大的问题就是，迈入22纳米节点之后，量产规模是否能达到经济平衡？

2.微缩(Scaling)

制程微缩已经接近极限，所以下一步是否该改变电路(channel)材料？迄今为止，大多数的研究都是电路以外的题材，也让这个问题变得纯粹。锗(germanium)是不少人看好的电路材料，具备能因应所需能隙(bandgap)的大量潜力。

3.微影技术

新一代的技术包括超紫外光(extremeultraviolet，EUV)与无光罩电子束微影(masklesselectron-beamlithography)等，都还无法量产。不过193纳米浸润式微影技术将在双图案(doublepatterning)微影的协助下，延伸至22纳米制程。

4.晶体管架构

平面组件(Planardevices)很可能延伸至22纳米节点；不过多闸极MOSFET例如英特尔(Intel)的三闸晶体管(tri-gatetransistor)，以及IBM的FinFET，则面临寄生电容、电阻等挑战。

5.块状硅(Bulksilicon)或绝缘上覆硅(SOI)

在22纳米制程用块状硅还是SOI好？目前还不清楚，也许两种都可以。

6.高介电常数/金属闸极

取代性的闸极整合方案，将因较狭窄的闸极长度而面临挑战；为缩减等效氧化层厚度(equivalentoxidethickness，EOT)，将会需要用到氧化锆(Zirconiumoxide)。

7.应力(Strain)技术

应变记忆技术(stressmemorizationtechniques，SMT)、拉伸应力工具(tensilestressliner)等各种技术目前已经获得应用，嵌入式Si-C也可能需要用以改善NMOS电流驱动。嵌入式硅锗(SiGe)、压缩应力工具以及电路/基板定位，则需要用以提升PMOS性能。

8.夹层电介质(Interlayerdielectric)

超低介电常数(Ultralow-k)电介质或气隙(airgap)技术，以及新一代的铜阻障技术都是有必要的。将「K」值近一步由2.6降低到2.2，也是降低偶合电容所必须。还需要多孔碳掺杂氧化材料(Porouscarbon-dopedoxidematerials)。