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台积电推出新设计参考流程 支持28纳米工艺

2009/7/24/09:28 来源:SEMI

    台湾积体电路制造股份有限公司22日推出其最新版本的设计参考流程10.0版,能够进一步降低芯片设计门槛、提升芯片设计精确度、并提高生产良率。此设计参考流程10.0版系台积公司开放创新平台(Open Innovation Platform)的主要构成要素之一,并能延续其实现更先进设计方法的传统,解决28纳米工艺所面临的新设计挑战,并有多项创新以促成系统级封装设计(System in Package, SiP)的应用。

    应用于28纳米芯片设计

    台积公司的开放创新平台使EDA电子设计自动化工具可以充份支援28纳米工艺,也让芯片设计与工艺技术的协同最佳化能在研发初期即可完成,并确保所需的EDA工具之功能更正确、即时地强化。特别的是,台积公司的设计参考流程10.0版已超越与28纳米工艺密切相关的设计规则检验(Design Rule Check, DRC)、设计布局模型(Layout Versus Synthesis, LVS)与extraction实体验证(physical verification),并更进一步透过与EDA伙伴的及早合作,让他们所提供的布局与绕线(place and route)工具更适合台积公司的28纳米工艺。

    系统级封装

    台积公司自2001年推出设计参考流程至今,系统单芯片是前九个版本的焦点,而此次10.0版则首度推出系统级封装设计解决方案,涵盖系统级封装设计、封装extraction的电性分析、时序、讯号完整性(integrity)、电压下降(IR drop)与DRC及LVS的热效应及实体验证。这些系统级封装技术能协助客户在落实终端产品设计的过程中,探求实作与整合策略的可能性,并在成本、效能与即时上市等方面强化竞争优势。

    扩大与EDA业者合作

    设计参考流程10.0版的一项新元素是来自于Mentor Graphics公司的RTL-to-GDSII芯片设计流程,以支援客户的EDA应用;同时也让Altos、Anova、Apache、Azuro、Cadence、CLK DA、Extreme DA、Magma、Nannor、Synopsys等台积公司既有的设计生态系统伙伴,透过与台积公司的合作,能更进一步地将EDA的创新带给客户。

    在节能、效能与可制造性设计上不断推陈出新

    设计参考流程10.0版的新低耗电特色包括:支援脉波拴锁电路(pulsed latch),即为一种节能及阶层化低功耗自动化之设计架构,与多边缘功效/时序之协同最佳化、多边缘低耗电的时脉树合成(Clock Tree Synthesis)、无向量(vectorless)功效分析以及更有效的power-aware implementation与功耗分析。为了实现更大的效能,设计参考流程10.0版首次提供更进步的stage-based芯片变异性(On-Chip Variation, OCV)最佳化与分析,让客户得以更确实掌握时机,以移除不必要的设计余裕。此外,电子化可制造性设计的一项新特色在于引导客户考量硅应力效应(silicon stress effect)的时序影响,进而有助良率提升。

    有关开放创新平台

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