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半导体行业未来10年的五大趋势解析

http://www.ec.hc360.com2020年07月29日11:59 来源:electronicsweeklyT|T

    较为近,Imec的CMOS“”SriSamavedam看到了半导体行业的五个趋势。

    趋势1:摩尔定律将在未来8到10年内持续下去

    在接下来的8到10年中,CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV图案化(patterning)方面的进展以及通过引入能够实现逻辑标准单元缩放的新型设备架构来实现。

    在7nm技术节点中引入了极紫外(EUV)光刻技术,可在一个曝光步骤中对一些较为关键的芯片结构进行图案化。除了5nm技术节点之外(例如,当关键的后端(BEOL)金属间距小于28-30nm时),多图案EUV光刻变得不可避免,从而大大增加了晶圆成本。

    较为终,我们预计高数值孔径(high-NA)EUV光刻技术将可用于构图该行业1nm节点的较为关键层。该技术将把其中一些层的多图案化推回单一图案化,从而降低成本,提升良率并缩短周期。

    例如,Imec通过研究随机缺陷率,为推进EUV光刻做出了贡献。孤立的缺陷,例如微桥,局部折线以及缺少或合并的触点。随机缺陷率的改善可以导致使用较低剂量,从而提高产量。我们试图了解,检测和减轻随机故障,并且较为近可能会报告随机缺陷率提高了一个数量级。

    为了加快高NAEUV的引入,我们正在安装Attolab–允许在使用高NA工具之前测试一些用于高NAEUV的关键材料(例如掩模吸收层和抗蚀剂)。该实验室中的光谱表征工具将使我们能够在亚秒级的时间范围内观察抗蚀剂的关键EUV光子反应,这对于理解和减轻随机缺陷的形成也很重要。目前,我们已经成功完成了Attolab安装的第一阶段,并希望在接下来的一个月中获得高NANAV曝光。

    除了EUV光刻技术的进步外,如果没有前端(FEOL)器件架构的创新,摩尔定律就无法继续。如今,FinFET器件已成为主流的晶体管架构,较为先进的节点在6轨(6T)标准单元中具有2个鳍。但是,将FinFET缩小至5T标准单元会导致鳍减少,而标准单元中每个设备只有1个鳍,导致单位面积的设备性能急剧下降。

    垂直堆叠的纳米片结构被认为是下一代器件,可以更有效地利用器件尺寸。另一个关键的缩放助推器是埋入式电源轨(BPR)。这些BPR埋在芯片的FEOL中而不是BEOL中,将释放互连资源以进行路由。

    将纳米片缩放到2nm世代将受到n-p空间的限制。Imec将forksheet体系结构设想为下一代器件。通过用介电壁定义n-p空间,可以进一步缩放轨道高度。

    与传统的HVH设计相反,另一种有助于提高布线效率的标准单元体系结构是金属线的垂直-水平-垂直(VHV)设计。互补FET(CFET)将实现较为终的标准单元缩小至4T,该互补FET(CFET)通过将n-FET折叠在p-FET之上,从而在单元一级充分利用了三维尺寸,反之亦然。

    趋势2:固定功率下逻辑性能的提高将减慢

    通过上述创新,我们期望晶体管密度遵循GordonMoore提出的路径。

    但是由于无法缩放电源电压,固定功率下的节点到节点性能改进(称为Dennard缩放)已经放缓。全球研究人员正在寻找弥补这种速度下降并进一步提高芯片性能的方法。由于改善了功率分配,预计上述掩埋的电源轨将在系统级别提供性能提升。

    此外,imec致力于将应力整合到纳米片和叉子片器件中,并致力于提高线中间(MOL)的接触电阻。更进一步,由于n器件和p器件可以独立优化,因此顺序CFET器件将为合并高迁移率材料提供灵活性。

    通道中的2D材料(例如二硫化钨(WS2))有望提高性能,因为它们可实现比Si或SiGe更大的栅极长度定标。一种有前途的基于2D的设备架构涉及多个堆叠的薄片,每个薄片都被栅堆叠包围并从侧面接触。仿真表明,这些器件在以1nm节点或更高为目标的按比例缩放的尺寸上可以胜过纳米片。

    在imec上,已经展示了在300mm晶圆上具有双层WS2的双栅极晶体管,栅极长度低至17nm。为了进一步改善这些器件的驱动电流,我们强烈致力于改善沟道的生长质量,掺入掺杂剂并改善这些新型材料的接触电阻。我们试图通过将物理特性(例如生长质量)与电特性相关联来加快这些设备的学习周期。

    除了FEOL,BEOL中的路由拥塞和RC延迟已成为提高性能的重要瓶颈。

    为了提高通孔电阻,我们正在研究使用Ru或Mo的混合金属化工艺。我们希望半镶嵌金属化模块可以同时提高较为紧密间距金属层的电阻和电容。

    半大马士革将允许我们通过直接构图来增加金属线的纵横比(以降低电阻),并使用气隙作为线之间的电介质(以控制电容的增加)。同时,我们屏蔽了多种替代导体,例如二元合金,以替代“旧铜”,以进一步降低线路电阻。

    趋势3:通过3D技术实现更异构的集成

    在行业中,我们看到越来越多的利用2.5D或3D连接性通过异构集成构建系统的示例。这些选件有助于解决内存问题,在受规格限制的系统中增加功能或提高大型芯片系统的良率。借助缓慢的逻辑PPAC(性能,功耗,面积成本),SoC(片上系统)的智能功能分区可以为扩展提供另一个旋钮。

    一个典型的示例是高带宽内存(HBM)堆栈,该堆栈由堆叠的动态随机存取存储器(DRAM)芯片组成,这些芯片通过短插入器链接直接连接到处理器芯片(例如GPU或CPU)。

    较为近的例子包括在Intel的LakefieldCPU中进行裸片堆叠,或者在AMD的7nmEpycCPU中使用中介层上的小芯片。将来,我们希望看到更多此类异构SoC,这是提高系统性能的一种有吸引力的方法。

    为了将技术选项与系统级别的性能联系起来,我们建立了一个名为S-EAT(启用先进技术的系统基准测试)的框架。该框架使我们能够评估特定技术选择对系统级性能的影响。例如:在缓存层次结构的较低级别上,我们可以从3D分区片上存储器中受益吗?如果将静态随机存取存储器(SRAM)替换为磁性RAM(MRAM)存储器,那么在系统级会发生什么?

    作为说明,我们已使用该平台找到包含CPU以及L1,L2和L3高速缓存的高性能移动SoC的较为佳分区。在传统设计中,CPU将以平面配置驻留在高速缓存旁边。

    我们评估了将缓存移至另一块芯片的影响,该芯片与3D晶圆键合技术堆叠到了CPU芯片上。

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